磁共振成像（MagneticResonanceImaging,MRI）是一种利用磁场和射频波对人体内部结构进行无创检测的技术，具有高分辨率、高对比度、多参数和多维度等优点，被广泛应用于医学诊断与神经认知研究等领域[1,2]。随着磁共振成像技术的发展，其采集数据传输面临着接收通道数量多与快速成像等挑战，传统的基于同轴电缆的方案难以满足这些需求，影响了磁共振成像的性能。因此，研究高速、稳定的磁共振成像采集数据的传输系统具有重要的意义与价值。

MRI系统的控制核心是成像谱仪，传统的方法是数据采集装置与谱仪集成在一起，通过同轴电缆将回波信号从屏蔽间的接收线圈传送到谱仪进行采集，然而，同轴电缆的传输存在衰减、易受干扰等缺点。为克服这个缺点，当前的研究趋势是将采集装置与成像谱仪分离，置于接收线圈边上，通过光纤传输数据。国内外学者提出了多种基于光纤的磁共振信号传输方案。凯斯西储大学的研究团队A.Simonsen等人提出了一种三角积分调制光纤传输方案[3]，实现了回波数据的数字光纤传输，但其一路光纤只能传输一个通道信号，每个光纤通道都要配置相应的调制器和光纤收发模块，实现起来比较复杂。国内华中师范大学姚俊江等研究了基于自定义通信协议的磁共振数据光纤传输[4]，降低了系统复杂度，但其方案缺少数据错误检测和流控制等链路稳定功能。Tang Weinan等提出了基于FPGA与Aurora协议的数据传输方案[5]，但该协议没有差错控制机制，需要编写额外的数据判断模块保证传输可靠性[6]，导致FPGA编程较为复杂。

当采集通道数量与一行采样点数较多时，对采集数据的存储提出了很高的要求，例如通道数量为32，一行的采样点数为1 024，则所需的存储容量为32×1 024×4=128 KB（一个点包括16 bit的I与Q分量，需4 B），这占用了大量的存储资源。

为了适应磁共振成像系统多通道与快速成像的要求，实现磁共振采集数据的高速可靠传输，本文设计一种基于SerialLiteⅡ协议的磁共振数据传输系统，实现数据采集与成像谱仪分离，以及由光纤传输数据。SerialLiteⅡ协议是一种高速串行通信协议，具有低延迟和高可靠性的特点。本系统基于FPGA构建SerialLiteⅡ协议数据传输链路，实现了采集数据的光纤传输；同时，为了减少对存储区的占用，还设计了一种基于双缓存区和状态机控制的乒乓操作数据缓存系统，实现了采集数据的高效存储。通过软件仿真和实际测试，验证了系统的功能和传输性能。

1、系统硬件平台

磁共振成像采集数据传输系统的总体框图如图1所示。系统由数据采集模块和数据传输模块两部分组成。系统与采集装置通过局部总线连接，与成像谱仪之间通过光纤连接。回波信号经过信号采集模块的低噪声放大、信号滤波、模数转换和数字下变频处理后，被存储在数据缓存模块的存储单元中。数据传输模块负责将存储的数据通过SerialLiteⅡ协议由光纤链路传输到成像谱仪，再由谱仪传送到上位机进行图像重建。

图1磁共振成像采集数据传输系统的结构框图  

目前采集装置配置4个接收通道，这个数量可以比较方便地扩展到32甚至更高，以适应多通道成像的需求。

1.1 FPGA

本文选用Intel公司ArriaIIGX系列的EP2AGX65芯片作为FPGA器件。该芯片拥有65000个逻辑单元（LE），具有高密度的逻辑功能和存储器资源，采用了独特的自适应逻辑模块（ALMs）结构，可提高逻辑资源的利用率。此外，该芯片具有SerialLiteⅡ协议IP核，支持600 Mb/s～6.375 Gb/s的数据传输速率，为实现数据的高速、稳定和高可靠光纤传输提供了硬件基础。FPGA通过PCML差分管脚与SFP光纤模块直接连接，进行数据的高速发送与接收。

1.2时钟设计

为了保证磁共振射频发射与接收的相干性，系统采用谱仪的时钟作为时钟源。谱仪的时钟采用高精度高稳定度的恒温晶振，其频率为60 MHz。时钟信号通过光纤发送到系统，由SFP光模块将光信号转换为LVDS电平的电信号，再通过专用差分管脚输入FPGA。通过FPGA该时钟信号被分配到三个不同的功能模块：第一个功能模块是信号采集模块的控制模块，它负责控制信号的采集和处理；第二个功能模块是一分四时钟驱动芯片CY2304NZ，它将单路时钟信号分成多路相位相同的时钟信号，作为信号采集模块中模数转换器件和数字下变频器件的工作时钟；第三个功能模块是锁相环模块，它根据不同的功能需求，输出多个不同频率的时钟信号。

2、系统功能设计

2.1基于乒乓操作的数据缓存系统设计

乒乓操作是一种控制数据缓存单元的读写周期切换，从而实现数据连续传输的有效策略，是常用的缓存数据交换技术[7,8,9]。其基本原理是：将输入的数据流通过输入数据选择单元，按照时间顺序分配到两个数据缓存区。如图2所示，乒乓操作结构包括两个数据缓存模块ram1和ram2，以及一个输入数据选择单元和一个输出数据选择单元。在每个缓存周期内，输入数据选择单元将输入的数据流写入到一个数据缓存模块中，同时输出数据选择单元将另一个数据缓存模块中的上一个周期的数据读出，并传送给下游信号处理模块。例如，在第1个缓存周期，输入的数据流被写入到ram1中，而ram2中没有数据；在第2个缓存周期，输入数据选择单元切换到ram2，将输入的数据流写入到ram2中，同时输出数据选择单元从ram1中读出第1个周期的数据并传送出去；在第3个缓存周期，输入数据选择单元再次切换到ram1，将输入的数据流写入到ram1中，同时输出数据选择单元从ram2中读出第2个周期的数据并传送出去。这样循环进行，就可以实现无间断的数据存储传输，从而可以避免因为写入操作耗时而导致的数据丢失风险，提高系统性能和数据可靠性。

图2乒乓操作结构框图  

在FPGA的实现中，数据缓存系统由两个实例化的RAM组成，分别作为两个数据存储单元，命名为“data＿ram1”和“data＿ram2”。这两个RAM通过端口连接其各自的信号，实现了数据的输入和输出。其中，“rden1”与“rden2”为读使能输入，“wren1”与“wren2”为写使能输入，“address1”与“address2”为内存地址，“data1”与“data2”为数据，“txrdp＿clk”与“txrdp＿clk”表示时钟输入，“q1”与“q2”表示数据输出。

如图3所示，数据缓存系统的读写操作过程如下：首先，程序初始化，读写操作切换标志信号pingpang＿select置为低电平，此时数据存储单元ram1处于写状态，ram2处于空闲状态。ram1的写地址由采集数据计数器产生的连续地址决定，当计数器的值达到设定的采集点数时，读写操作切换标志信号pingpang＿select翻转电平，进入下一个读写操作周期。此时，数据存储单元ram1处于读状态，ram2处于写状态。ram1的读地址由发送数据计数器产生，将ram1输出的数据传输至数据发送模块；ram2的写地址由采集数据计数器产生，将新采集的数据写入ram2中。当采集数据计数器再次达到设定的采集点数时，读写操作切换标志信号pingpang＿select再次翻转电平，以此类推进行轮换。通过这种方式，实现了数据在两个RAM之间的交替存储和读取。

在传统的数据传输过程中，数据流的速度可能会超过数据传输模块编码封装的速度，导致数据包丢失的情况频繁发生。而乒乓操作通过引入缓存区，提供了更为灵活和可靠的解决方案。乒乓操作的主要优点有三个方面：一是通过暂存数据，防止数据丢失；二是缓解下游模块压力，通过同时进行读写操作，减少下游模块的等待时间；三是缓解数据堵塞问题，通过合理安排读写请求的顺序和时间，保持数据的流畅传输。

2.2 SerialLiteⅡ协议实现

SerialLiteⅡ协议是一种轻量级点对点串行传输协议，它的特点是逻辑单元的消耗低、数据传输的延时小，能够支持单通道高达3.125 Gb/s的数据传输速率，具有简单易实现、可靠高效、灵活可扩展等优势[10,11,12,13]。SerialLiteⅡ协议由链路层和物理层两个层次组成。链路层负责将上层数据封装成包，并在包头和包尾添加控制信息，如起始标志、结束标志、长度字段、CRC校验等，以保证数据的完整性和正确性。物理层负责将链路层的数据进行编码，以便在物理介质上进行传输，并在接收端进行解码，恢复原始数据。

图3数据流乒乓操作存储流程

本设计中SerialLiteⅡ传输链路设置为单向链路，链路通道宽度为16bit，链路层和物理层使用相同的60 MHz时钟源，通道传输数据速度为1 920 Mb/s。SerialLiteⅡ单向链路具有自动同步机制，它可以使发送端和接收端在没有外部训练序列的情况下，快速地建立并维持数据传输的同步状态。该机制的原理是：利用物理层的编码方式，在数据中嵌入特殊的控制信息，使得接收端可以根据这些信息来检测和调整数据的对齐和时钟。SerialLiteⅡ单向链路的自同步链路建立过程如下：首先，发送端在开始传输数据之前，先发送一段特殊的控制信息，称为K28.5字符，该字符由10位组成，其值为0011110100。接下来，接收端在接收到数据后，对其进行解码，并检测是否存在K28.5字符，如果接收端检测到K28.5字符，则说明发送端已经开始传输数据，并且已经完成了对齐和时钟恢复；如果接收端没有检测到K28.5字符，则说明发送端还没有开始传输数据，或者数据存在错位或失锁的情况。最后，接收端根据检测到的K28.5字符的个数和位置，来调整数据的对齐和时钟恢复，接收端在完成数据对齐和时钟恢复后，就可以正常地接收和解析数据包。

2.3数据传输系统设计

当信号采集开始信号有效时，进入开始采集状态，信号采集板上的FPGA读取各采集通道输入的回波数据，根据读写操作切换标志信号的状态，将经过数字正交解调等处理后的数据存储至相应的数据缓存模块内；当采集到的数据量达到设定的采集数量，发送数据开始信号置高电平有效，持续4个时钟周期，以便数据发送模块正确识别。

数据发送模块有5个状态：空闲状态、发送数据包头状态、发送数据状态、发送数据包尾状态和暂停发送状态。数据传输发送时序状态机如图4所示，系统上电复位后，发送模块状态机首先进入空闲状态，等待数据发送开始信号以及数据有效信号txrdp＿dav为高。当这两个信号都为高时，状态机进入发送数据包头状态，此时置高数据包开始信号txrdp＿sop，并将数据包头信息发送到光纤接口。当数据包头信息发送完成后，状态机进入发送数据状态，此时置低txrdp＿sop，并将数据包有效数据发送到光纤接口。若此时txrdp＿dav信号为低，表示没有更多的有效数据，状态机进入暂停发送状态，此时保持当前的输出信号不变，并等待txrdp＿dav信号恢复为高。当发送有效数据的字节数达到预设的数据包大小时，状态机进入发送数据包尾状态，此时置高数据包结束信号txrdp＿eop，并将数据包尾发送到光纤接口。当数据包尾发送完成后，状态机返回空闲状态，等待下一次数据传输。

图4数据传输发送时序状态机 

3、系统测试

3.1功能仿真

为了验证数据缓存系统的功能，本文使用ModelSim软件对系统进行了功能仿真。仿真的过程如下：首先，设置每个缓存周期存储8个16 bit数据，输入数据流为从0～31的递增数列；然后，启动程序观察数据缓存系统的读写操作过程。图5所示为数据缓存系统的读写操作切换标志信号pingpang＿select的变化情况。由图5可知：每当采集数据计数器达到8时，pingpang＿select就会翻转电平，从而切换数据存储单元ram1和ram2的读写状态；输入数据流根据pingpang＿select的状态分流存储，输出数据流与输入数据流一致，数据缓存系统交替存储和读取数据工作正常。

图5数据缓存功能仿真图  

对于数据传输系统，同样在ModelSim软件中对其进行了功能仿真。设置发送数据包大小为8×16 bit，发送数据包个数为2。如图6所示，在发送端，当数据有效信号dav为高电平时，进入数据包发送状态，直到发送数据数量达到数据包大小，当前数据包发送完成；在接收端，识别到数据包开始信号sop有效时，开始往数据存储单元存入数据，直到识别到数据包结束信号eop为高电平，表示当前数据包接收完成。

图6数据传输系统仿真图  

3.2数据缓存系统功能测试

为了验证数据缓存系统的实际工作情况，设置采样点数为256，采样通道数为2，使用QuartusⅡ的嵌入式逻辑分析仪Signal‐Tap对乒乓操作缓存系统主要信号进行抓取，结果如图7所示。

当读取切换标志信号pingpang＿select电平翻转后，两个数据缓存单元的读写状态正确切换，数据流被成功缓存到相应存储区。

在QuartusⅡ的In‐SystemMemoryContentEditor工具中，分别查看数据缓存单元ram1及ram2与接收数据缓存单元的存储数据内容。

结果表明，数据缓存单元ram1和ram2的存储数据内容与图7信号数据一致，数据存储正确，未出现数据丢失。接收数据缓存单元的存储数据内容由ram1及ram2的存储数据组成，输出数据正确连续，说明乒乓操作数据缓存系统功能完整且正确。

图7数据缓存系统主要信号抓取结果  

3.3数据传输系统功能测试

数据传输过程中，在发送端与接收端使用Signal‐Tap对链路信号进行抓取，图8为信号抓取结果。

图8数据传输链路信号抓取结果 

图8中数据包大小为64×16 bit，发送端与接收端发送的数据与数据缓存系统中存储的数据一致，重复多次测试结果均准确无误，与仿真结果相符，验证了SerialLiteⅡ协议数据传输的正确性。

在发送端发送第一个有效数据和接收端接收完最后一个有效数据时，各发出一个脉冲信号，用示波器测量这两个脉冲的时间间隔。测试结果表明，当采用4个接收通道，每个通道一行采集1024个点（这样一行总的数据量为16 KB），所需的传输时间平均约为91.16μs，传输速率约为1.44 Gb/s。

3.4信号采集测试

通过信号发生器产生一个中心频率8.6 MHz，幅度为30 mV，调制频率为500 Hz，调制深度为100%的调制三角波信号，由信号采集系统模块采集处理后，解调得到2 048个16 bit的I、Q数据，经由数据缓存与传输系统最后上传至用户计算机，在计算机的扫描软件中可以看到采集的I、Q数据波形，如图9a）所示，数据的幅度图如图9b）所示。由图可知，波形连续无波动，说明系统的数据存取连续，数据传输无误。

图9三角波调制信号采集结果

4、结语

本文设计了一种基于SerialLiteⅡ协议的磁共振采集数据传输系统，实现了数据的乒乓存储和光纤传输。数据缓存系统基于乒乓操作，有效解决了因数据量大而带来的读写冲突问题，实现了磁共振数据写入与读取的同步进行，提高了系统工作效率和可靠性。在发送端和接收端建立SerialLiteⅡ数据传输链路，实现了磁共振数据的高速稳定传输，提高了传输性能和稳定性。通过仿真和实验验证了系统功能的正确性与稳定性，表明其能够满足磁共振成像数据传输的需求，为高性能成像谱仪的研制提供了技术支撑。

目前尚未在实际的磁共振成像系统上对所设计系统进行测试和应用，在未来的工作中将加快在实际系统上的成像实验，以验证系统的实用性。

参考文献:

[4]姚俊江,胡晋杰,蒋瑜.磁共振成像中数字光纤传输技术研究[J].信息技术,2017(12):121-124.

[7]毛雨阳,刘一清.基于FPGA的多路磁共振信号采集设计[J].电子测量技术,2018,41(14):128-133.

[8]王炳友,党博,党瑞荣,等.基于FPGA的多通道出砂振动信号缓存系统研究[J].石油化工应用,2021,40(4):98-104.

[9]赵越,余红英,王一奇.一种高速数据存储方法的设计与验证[J].数据采集与处理,2021,36(2):384-390.

[10]谭磊,李益,付建国.基于异构多核平台的数据传输方法研究与实现[J].科学技术创新,2021(1):61-63.

[13]张天宁,雷展智,肖亮.基于SerialLiteⅡ协议的磁共振成像数据传输系统设计[J].波谱学杂志,2023,40(2):179-191.

文章来源:肖亮,袁家辉,邢藏菊.基于SerialLiteⅡ协议的磁共振采集数据传输系统设计[J].现代电子技术,2024,47(06):85-90.